
module shift_ram(
input clk,
input [7:0]shift_in,
input data_valid,
output [7:0]shift1,
output [7:0]shift2
    );


shift_reg_ram shift_reg_ram1 (
  .D(shift_in),      // input wire [7 : 0] D
  .CLK(clk),  // input wire CLK
  .CE(data_valid),    // input wire CE
  .Q(shift1)      // output wire [7 : 0] Q
);

shift_reg_ram shift_reg_ram2 (
  .D(shift1),      // input wire [7 : 0] D
  .CLK(clk),  // input wire CLK
  .CE(data_valid),    // input wire CE
  .Q(shift2)      // output wire [7 : 0] Q
);
endmodule
